崗位職責
1.FPGA IP 軟核的設計與研發；
2.基于HDL的數字集成電路設計與仿真，驗證與測試；
3.根據項目要求，建立IP驗證(zheng)環(huan)境及(ji)測試用例的(de)開發(fa)；
崗位要求
1.微電子、電子信息等相關專業大三大四或研究生在讀；
2.熟悉掌握FPGA/ASIC設計原理；
3.熟悉掌握Verilog HDL語言；
4.熟悉(xi)IC設計流程及(ji)EDA常用仿(fang)真工(gong)具(ju);
晉升機制
助理(li)工程(cheng)師工程(cheng)師(shi)資深工程師總(zong)工(gong)程師
工作地址
山(shan)東省濟南市(shi)高(gao)新(xin)區齊(qi)魯軟(ruan)件園(yuan)E座(zuo)516
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HR信息
于杰
3日內活躍
HR
|
HR
| 自投遞起3個工作日內答復
聊天意(yi)愿
暫(zan)無
活躍時段 潛水
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50~100人
山東省濟南市高新區齊魯軟件(jian)園(yuan)E座516
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